การซ้อนชิปแบบ 3 มิติช่วยเพิ่มความหนาแน่นของการเชื่อมต่อสำหรับ AI

CEA-Leti ได้สาธิตกระบวนการเชื่อมต่อแบบไฮบริดระหว่างไดและเวเฟอร์ (Die-to-Wafer: D2W) ที่มีระยะห่างของจุดเชื่อมต่อ (interconnect pitch) ต่ำถึง 1 ไมโครเมตร โดยมุ่งแก้ไขข้อจำกัดด้านประสิทธิภาพของตัวเร่งการประมวลผลปัญญาประดิษฐ์ (AI Accelerators) ระบบประมวลผลสมรรถนะสูง (High-Performance Computing: HPC) และอุปกรณ์สร้างภาพขั้นสูง ผลการวิจัยดังกล่าวได้รับการนำเสนอในงาน Electronic Components and Technology Conference (ECTC) 2026 ที่เมืองออร์แลนโด รัฐฟลอริดา สหรัฐอเมริกา ซึ่งแสดงให้เห็นถึงความก้าวหน้าในการเพิ่มความหนาแน่นของการบูรณาการแบบแนวตั้งในเทคโนโลยีการบรรจุภัณฑ์เซมิคอนดักเตอร์

การเชื่อมต่อแบบไฮบริดระหว่างไดและเวเฟอร์สำหรับการบูรณาการเซมิคอนดักเตอร์ขั้นสูง
เมื่อการย่อขนาดทรานซิสเตอร์เข้าใกล้ขีดจำกัดทั้งทางกายภาพและเศรษฐศาสตร์ ผู้ผลิตเซมิคอนดักเตอร์จึงหันมาใช้เทคโนโลยีการบรรจุภัณฑ์ขั้นสูงและการบูรณาการแบบสามมิติมากขึ้น เพื่อเพิ่มประสิทธิภาพการประมวลผลอย่างต่อเนื่อง แทนที่จะพึ่งพาเพียงการลดขนาดทรานซิสเตอร์ การบูรณาการแบบ 3 มิติช่วยให้สามารถซ้อนชั้นของอุปกรณ์หลายชั้นในแนวตั้งได้ ซึ่งช่วยลดระยะทางที่ข้อมูลต้องเดินทางระหว่างองค์ประกอบต่าง ๆ

การสาธิตของ CEA-Leti มุ่งเน้นไปที่เทคนิคการเชื่อมต่อแบบไฮบริดระหว่างไดและเวเฟอร์ ซึ่งเป็นวิธีการเชื่อมต่อไดแต่ละตัวเข้ากับเวเฟอร์โดยตรงผ่านการเชื่อมต่อทองแดงต่อทองแดงที่มีความหนาแน่นสูง การลดระยะห่างของจุดเชื่อมต่อเหลือ 1 ไมโครเมตร ช่วยเพิ่มจำนวนการเชื่อมต่อที่สามารถติดตั้งได้ภายในพื้นที่เดียวกันอย่างมีนัยสำคัญ

สำหรับตัวเร่ง AI และระบบ HPC ซึ่งข้อจำกัดหลักอยู่ที่แบนด์วิดท์หน่วยความจำและการเคลื่อนย้ายข้อมูล การเพิ่มความหนาแน่นของการเชื่อมต่อสามารถปรับปรุงการสื่อสารระหว่างอุปกรณ์ที่ซ้อนกัน พร้อมทั้งลดการใช้พลังงานที่เกิดจากการรับส่งข้อมูล

การตรวจสอบทางไฟฟ้าของการเชื่อมต่อระยะละเอียดพิเศษ
ทีมวิจัยรายงานความสำเร็จในการทดสอบทางไฟฟ้าของโครงสร้างที่มีจุดเชื่อมต่อมากถึง 100,000 จุด โดย CEA-Leti ระบุว่าผลลัพธ์ดังกล่าวยืนยันถึงความเป็นไปได้ของเทคโนโลยีไฮบริดบอนดิ้งสำหรับการใช้งานที่ต้องการความหนาแน่นของการเชื่อมต่อสูง

การวิเคราะห์คุณลักษณะทางไฟฟ้าของโครงสร้างทดสอบแบบเดซี่เชน (Daisy Chain) แสดงให้เห็นถึงการทำงานและอัตราผลผลิตที่เป็นไปตามคาดสำหรับระยะห่างตั้งแต่ 5 ไมโครเมตรจนถึง 2 ไมโครเมตร โครงสร้างที่มีระยะห่าง 1 ไมโครเมตรก็สามารถทำงานได้เช่นกัน แม้ว่าอัตราผลผลิตจะยังถูกจำกัดด้วยความแม่นยำในการจัดตำแหน่งของอุปกรณ์บอนดิ้งที่มีอยู่ในปัจจุบัน

ผลงานดังกล่าวถือเป็นก้าวสำคัญในการเพิ่มความหนาแน่นของการเชื่อมต่อแนวตั้งในระบบเซมิคอนดักเตอร์ ซึ่งเทคโนโลยีการเชื่อมต่อระดับแพ็กเกจแบบดั้งเดิมอาจกลายเป็นข้อจำกัดในอนาคต

ความท้าทายด้านความแม่นยำในการจัดตำแหน่งและการสร้างเวเฟอร์ใหม่
การบรรลุระยะห่าง 1 ไมโครเมตรจำเป็นต้องแก้ไขความท้าทายสำคัญสองประการ ได้แก่ ความแม่นยำในการจัดตำแหน่ง และการปรับพื้นผิวให้เรียบ

อุปสรรคทางเทคนิคหลักคือการวางตำแหน่งไดให้มีความแม่นยำเพียงพอระหว่างกระบวนการบอนดิ้ง ในระดับที่เล็กกว่าหนึ่งไมโครเมตร แม้ความคลาดเคลื่อนเพียงเล็กน้อยก็สามารถส่งผลต่อการเชื่อมต่อทางไฟฟ้าและอัตราผลผลิตได้

กระบวนการดังกล่าวยังต้องอาศัยการสร้างเวเฟอร์ใหม่ผ่านเทคนิคการเติมช่องว่างระหว่างได (Inter-Die Gap Filling: IDGF) ซึ่งเป็นขั้นตอนการเติมพื้นที่ว่างระหว่างไดที่อยู่ติดกันก่อนสร้างโครงสร้างการเชื่อมต่อแนวตั้งเพิ่มเติม เพื่อรองรับกระบวนการในขั้นตอนถัดไป นักวิจัยได้ปรับปรุงกระบวนการขัดเชิงกลและเคมี (Chemical Mechanical Planarization: CMP) เพื่อให้ได้ความเรียบของพื้นผิวที่เหมาะสมสำหรับการเชื่อมต่อแบบไฮบริดและการเชื่อมต่อแนวตั้งที่เชื่อถือได้

การปรับปรุงกระบวนการเหล่านี้มีเป้าหมายเพื่อรองรับสถาปัตยกรรมแบบหลายไดในอนาคตที่มีความหนาแน่นของการซ้อนสูงขึ้นอย่างต่อเนื่อง




การบูรณาการร่วมกับเทคโนโลยี TSV และ Through-Oxide Via
เทคโนโลยี D2W ที่ได้รับการสาธิตเป็นส่วนหนึ่งของแผนงานการบูรณาการเซมิคอนดักเตอร์ในวงกว้าง ซึ่งรวมถึงเทคโนโลยี High-Density Through-Silicon Via (HD TSV) และ Through-Oxide Via (TOV)

TSV ทำหน้าที่เป็นเส้นทางการเชื่อมต่อทางไฟฟ้าในแนวตั้งผ่านซับสเตรตซิลิคอน ขณะที่ TOV ช่วยให้สามารถเดินสายไฟฟ้าผ่านชั้นออกไซด์ได้ เมื่อทำงานร่วมกับเทคนิค IDGF เทคโนโลยีเหล่านี้สามารถรองรับการสร้างเวเฟอร์ใหม่และการรวมไดหลายตัวที่มีหน้าที่แตกต่างกันไว้ภายในแพ็กเกจแบบซ้อนเดียวกัน

สถาปัตยกรรมลักษณะนี้กำลังมีความสำคัญมากขึ้นในระบบ AI ขั้นสูง เซ็นเซอร์ภาพ และแพลตฟอร์มการประมวลผลแบบเฮเทอโรจีนีอัส ซึ่งต้องการการแลกเปลี่ยนข้อมูลจำนวนมากระหว่างโปรเซสเซอร์ หน่วยความจำ และตัวเร่งเฉพาะทางด้วยค่าความหน่วงต่ำที่สุด

นอกจากนี้ ความสามารถในการผสานแนวทาง D2W และการบูรณาการแบบเวเฟอร์ต่อเวเฟอร์ (Wafer-to-Wafer: W2W) ยังช่วยเพิ่มความยืดหยุ่นในการสร้างสมดุลระหว่างประสิทธิภาพ อัตราผลผลิต และต้นทุนการผลิต

แผนพัฒนาสู่การลดขนาดการเชื่อมต่อระดับต่ำกว่าไมโครเมตร
CEA-Leti ระบุว่าการสาธิตครั้งนี้ทำหน้าที่เป็นแพลตฟอร์มพิสูจน์แนวคิดสำหรับการพัฒนาในระยะต่อไป

ขั้นตอนถัดไปของงานวิจัยจะมุ่งเน้นไปที่การบูรณาการ D2W เข้ากับเทคโนโลยี HD TSV และ TOV พร้อมทั้งพัฒนาไปสู่เป้าหมายระยะห่าง 0.5 ไมโครเมตร นักวิจัยคาดว่าอุปกรณ์บอนดิ้งรุ่นใหม่ที่มีความสามารถในการจัดตำแหน่งประมาณ 0.5 ไมโครเมตร (3σ) จะช่วยปรับปรุงอัตราผลผลิตในระดับดังกล่าวได้

การลดระยะห่างลงอีกอาจทำให้สามารถเพิ่มความหนาแน่นของการเชื่อมต่อได้อย่างมาก รองรับความต้องการแบนด์วิดท์ที่เพิ่มขึ้นของตัวเร่ง AI รุ่นถัดไปและเซ็นเซอร์ภาพ CMOS ขั้นสูง

งานวิจัยนี้ดำเนินการภายใต้โครงการ FAMES Pilot Line และ ANR NextGen ซึ่งเป็นส่วนหนึ่งของโครงการ France 2030 โดยงานวิจัยที่เกี่ยวข้องกับ IDGF, TOV และ HD TSV ยังได้รับการสนับสนุนจาก IRT Nanoelec

ข้อมูลเพิ่มเติม
ส่วนนี้นำเสนอรายละเอียดทางเทคนิคและการเปรียบเทียบเชิงแข่งขันที่ไม่ได้รวมอยู่ในข่าวประชาสัมพันธ์ต้นฉบับ

การแข่งขันเพื่อเพิ่มความหนาแน่นของการเชื่อมต่อได้กลายเป็นประเด็นสำคัญของอุตสาหกรรมการบรรจุภัณฑ์เซมิคอนดักเตอร์ขั้นสูง เทคโนโลยีที่สามารถเปรียบเทียบได้ ได้แก่ SoIC (System on Integrated Chips) ของ TSMC, Foveros ของ Intel, X-Cube ของ Samsung และเทคโนโลยีไฮบริดบอนดิ้งที่พัฒนาโดย imec และองค์กรวิจัยด้านเซมิคอนดักเตอร์อื่น ๆ

ปัจจุบันเทคโนโลยีไฮบริดบอนดิ้งขั้นสูงส่วนใหญ่ทำงานที่ระยะห่างระดับไมโครเมตรเพียงไม่กี่หน่วย ดังนั้นการสาธิตการเชื่อมต่อแบบไฮบริดระหว่างไดและเวเฟอร์ที่ระยะห่าง 1 ไมโครเมตรจึงถือเป็นหมุดหมายสำคัญของการพัฒนาการเชื่อมต่อแนวตั้ง เมื่อสถาปัตยกรรมฮาร์ดแวร์ AI พึ่งพาแนวคิดชิปเล็ตและการบูรณาการแบบเฮเทอโรจีนีอัสมากขึ้น แทนการขยายขนาดแบบโมโนลิธิกดั้งเดิม เทคโนโลยีที่ช่วยเพิ่มความหนาแน่นของการเชื่อมต่อแนวตั้งจึงกลายเป็นองค์ประกอบสำคัญของห่วงโซ่อุปทานเซมิคอนดักเตอร์ การปรับปรุงความหนาแน่นของการเชื่อมต่อสามารถเพิ่มแบนด์วิดท์ต่อหน่วยพื้นที่และลดพลังงานที่ใช้ในการสื่อสาร ซึ่งเป็นตัวชี้วัดสำคัญมากขึ้นเรื่อย ๆ สำหรับตัวเร่ง AI แพลตฟอร์ม HPC และระบบสร้างภาพขั้นสูงในอนาคต.

แก้ไขโดย ไอศวรรยา มัมเบต บรรณาธิการของ Induportals โดยได้รับความช่วยเหลือจาก AI

www.cea.com